目錄
一.關于先進封裝的碎碎念
二.2.5D先進封裝
1.2.5D先進封裝是啥
2.英特爾與臺積電、日月光、Amkor在這一領域的布局
3.EMIB與EFB、CoWoS的產業(yè)邏輯
4.區(qū)分InFO與CoWoS
5.關于M1U的雜談
6.Si-Fi技術
三.3D先進封裝
1.定義與限制條件（排除MEMS和CIS）
2.關于3D Cahce的誤會
3.關鍵技術——令人痛恨的TSV
4.關鍵技術——混合鍵合
5.英特爾和他的TCB
四.未來
1.臺積電的野望
2.嵌埋式封裝
PS：分了好久用零碎時間寫的，所以一些術語可能前后對不上，反正基板＝載板，轉接板＝中介層，
.一.關于先進封裝的碎碎念
?
不知不覺寫了這么多，為了避免歧義，本文討論的2.5D/3D都是指在中段完成封裝的東西，一些后段堆疊的封裝不再討論之列（比如單獨的PoP封裝)。談2.5D/3D先進封裝之前,再嘴碎多說幾句，本文就是業(yè)務時間寫的雜談性質的文章，難免有疏漏，歡迎評論or私信指出，而且一篇文章要扯這么多內容肯定有很多覆蓋不到的地方，僅僅是一個拋磚引玉的作用，有興趣的多去外網查查資料。然后再瞎扯之前，先拋出兩個觀點：1.半導體行業(yè)很多時候并不是看技術先進與否，成本、商業(yè)模式和自身利益才是這幫人更優(yōu)先考慮的，理解了這一點就能明白為什么有的企業(yè)要做一些”與眾不同“的操作。2.封裝演進的本質是在成本可控的情況下盡可能提升互聯(lián)的密度與速度，所以先進封裝并不是靈丹妙藥，如果你造不出一個合格的SoC/chiplet，那用上什么封裝都是白搭。
PS：下文可能比較少提到amkor和大陸封裝廠,因為我手上關于它們的資料很少，我就選擇性忽略了
二.2.5D先進封裝
1.2.5D先進封裝是啥
經典的帶Interposer(中介層、轉接板隨你怎么叫）的2.5D封裝
2.5D封裝第一次走入大眾視野應該是AMD的15年發(fā)布的的fury顯卡，配合了4GB HBM顯存（以前主要是一些遠離消費領域的FPGA和ASIC使用過），在這之后，2.5D封裝常常與HBM捆綁，頻頻出現(xiàn)在顯卡、ASIC和FPGA上，但是從定義上，其實業(yè)界一直沒有給出2.5D封裝的嚴格定義，2.5D封裝也不像3D封裝那么直白，它其實有好多種形式，為了方便下文說明，我這里簡單給2.5D封裝做一個”定義“，2.5D封裝指的是芯片/chiplet之間通過轉接板（或者叫中介層）、硅橋、高密度RDL或者任何I/O密度遠高于ABF載板的互聯(lián)手段的封裝，核心是兩點：1.多die集成；2.互聯(lián)部分引入高I/O密度的”介質“而不是依靠載板上走線，除此之外，用不用TSV、中介層是什么材質啥的不影響，基于這兩點，我們在市面上比較常聽到的2.5D封裝有CoWoS（廢話）、EMIB、高密度和LSI版本的FoCoS三種，正好對用了2.5D封裝的三大類：1.互聯(lián)層是整塊轉接板，2.互連層是一小塊硅橋，3.互連層是高密度RDL或者RDL中的硅橋。
PS：InFO能不能算2.5D封裝？InFO其實有好多種，如果是A系列用的那種只封單die的普通晶圓級扇出封裝，應該是不能算，但是如果是多芯片封裝然后RDL層IO密度高有硅橋的InFO（InFO-oS、InFO-LSI和部分InFO-MCM)算是2.5D封裝，同理可以推廣到FoCoS等扇出技術上。如何快速辨別呢？有個小把戲就是看它RDL層底下需不需要載板，需要的話就是2.5D封裝（大概率）。
PS2：AMD在目前ZEN處理器上用的是2.5D封裝嗎？這里注意區(qū)分一下chiplet和2.5D封裝，這兩個概念是分開的，有些文章把他們劃了等號，chiplet目前更多是一種設計理念，ZEN系列使用了chiplet，不算用了2.5D封裝。
2.英特爾與臺積電、日月光、Amkor在這一領域的布局
我覺得沒什么好一一介紹的，干脆寫個"等式"，然后講講里面比較”特殊“的EMIB和InFO-SoW。
2.5D封裝可以簡單分成3種：
1.一整塊硅/玻璃等做中介層，所有芯片放在這個中介層上，性能在大多數(shù)情況下可以說是最好的，缺點也很明顯，太貴了，目前這個技術除了英特爾，每家都有實際商用的，最典型的就是臺積電的CoWoS-S=各家名叫2.5D interposer的封裝技術
2.使用硅橋互聯(lián)，這幾乎是目前性能與成本最平衡的技術，但是除英特爾以外的廠商應用的時間節(jié)點更晚，基本上臺積電的InFO-LSI=日月光的FOCoS-LSI=安靠S-cennect≈EMIB，EMIB比較特殊，下文會重點講一下。
3.使用高密度RDL層互聯(lián)，這幾年有所突破的一個技術，通過SAP加成法沉積銅線路而非Embedded法，實現(xiàn)了高布線密度而高I/O密度，一定程度上能替代整塊的轉接板（高密度RDL以后有機會另開文章說，相關的論文還沒看完
），基本上臺積電的CoWoS-R≈InFO-oS=日月光的FoCoS高密度版本=安靠S-Swift。
4.論外：InFO-SoW，本質上也是高密度RDL互聯(lián)，但是，是什么樣瘋狂的靈魂要搞出這種東西
可以說風格也和第一個用上它的客戶特斯拉很符合了。
盤子那么大的芯片你怕不怕！
在之前寫扇出封裝的文章里，我覺得InFO-SoW只是實驗室對封裝尺寸的極限探索所以沒有介紹，后來特斯拉用Dojo打了我的臉。一句話總結InFO-SoW就是既然這世界上有cerebras這樣想做超大芯片的人，就有想做超大封裝的人
，InFO-SoW就是面向大規(guī)模MCM而生的，它把芯片陣列用晶圓級的RDL層連接在一起，還集成了功率模塊、互聯(lián)單元和“晶圓級”的均熱板（如上圖），實現(xiàn)了system on wafer,InFO-SoW封裝甚至把基板、PCB都給去掉了，成品就是一個用金屬架子支撐結構的大盤子
直接就可以放在模塊里用了。
灰色的豎線是為了支撐這個大餅的結構件
為什么臺積電會想搞這樣一個玩意？我們回看現(xiàn)在基于基板甚至板級的MCM封裝，有一個很大的問題就是怎么解決C2C（chip to chip）的互聯(lián)，基板上互聯(lián)最直接粗暴，但是高層數(shù)ABF基板可憐的良率和成本并不能支撐你去做一個大規(guī)模的MCM，同時該死的趨膚效應會給你的信號傳輸帶來巨大的困擾，更不要說板級MCM了，而硅中階層的方法好是好，但是太貴了，如果真要做一個芯片陣列級別的MCM封裝，成本吃不開，InFO-SoW的解決方法就是懟了６層的RDL，讓布線空間充足無比，信號完整性和功耗表現(xiàn)也更好，同時直接在芯片封裝成品的邊緣上方放置了Conenctor單元方便與外界互聯(lián)，power單元也直接懟在芯片正上方，真的是大力出奇跡的典范。
因為面向高性能領域尤其是AI應用，InFO-SoW設計之初就沒有考慮過風冷，直接上了水冷散熱，臺積電的給原型產品設計的最大散熱功耗可以達到7000W，可以說是非常兇猛了
3.EMIB與EFB、CoWoS的產業(yè)邏輯
EMIB是一個很有趣的東西，它能夠達成和使用整塊硅中介層差不多的性能，也不需要像中介層打大量的TSV（在后續(xù)部分我們會聊一下為啥TSV這么令人討厭），使得硅橋本身的制作工藝更簡單，成本也更低，并且引入硅橋之后，原本需要10層以上的ABF基板可以較少到7層甚至4層，這對節(jié)約ABF基板成本幫助很大（10層板良率不到50%，每多一層良率還要下降），因此英特爾這么多年”懶得“使用硅中介層這種技術。本質上EMIB它也是一種硅橋技術，但是和AMD展示的EFB、InFO-LSI不同，它的硅橋是嵌埋式的，硅橋互聯(lián)最早在2011年由英特爾提出，然后在2016年這個技術變成了現(xiàn)在EMIB，擁有了嵌埋的概念。之后EMIB逐步被英特爾拿來主要在服務器端使用，EMIB可以無視光刻曝光的尺寸限制（硅中介層面臨這個問題的，蘋果的專利里有探討類似的內容），可以隨意在橫向擴展各式各樣的芯片，屬于好用又”便宜“的玩意，那么為啥嵌埋式硅橋或者說硅橋這么好用，臺積電、日月光沒有第一時間跟進呢？答案是各家的商業(yè)模式決定的，下面以EFB為例探討一下這個問題。
其實AMD這圖夸了右邊的EMIB很多
AMD在MI250X上展示的EFB應該就是和 InFO-LSI或者FoCoS-LSI的改型（大概率是后者，日月光的定制版本），兩個硅橋技術的區(qū)別就是一個會對載板進行加工并且是嵌入在載板中的，一個不需要動基板，整個硅橋是在RDL層之中的, 然后EFB是平面工藝，這意味這它可以使用標準的FC封裝，這里的使用標準FC封裝其實是指芯片完成與EFB合封之后可以用FC貼到基板上，這樣在后道的基板級封裝上靈活性就比EMIB好很多(方便換廠商），也不用尋找能做嵌埋硅橋的基板廠商，另外EFB因為多了一層RDL層調高了芯片整體的高度，所以die需要做更進一步的減薄。
這么來看，EFB是個好技術，蘋果M1U也采用了類似的技術，但是之前為啥除了英特爾以外沒什么人用？更別說EMIB這類嵌埋式硅橋了，按理說弄個硅橋對大家來說都不難?。繂栴}其實不在于技術上，而是商業(yè)模式上，回到文章開頭的第一個觀點，半導體這個行業(yè)，很多時候不是技術導向，而是商業(yè)導向...做EMIB，同時需要對硅和基板有深入加工的能力，而英特爾是個IDM，它有fab和封裝線，天然適合這么做，甚至英特爾可能比基板企業(yè)更了解基板材料和性質畢竟，ABF的一切幾乎都是它定義的，而事實上，英特爾為了EMIB，開發(fā)了特殊的加成法基板制備工藝和硅橋嵌埋在基板上的特殊面板級封裝工藝，貼裝的DAF材料和電鍍藥水也是定制的，這種折騰程度只有IDM玩得轉。而對于臺積電來說，它能力在硅上，它不想也不希望動基板，基板良率又低價格又高，為什么我不安心搞我的2.5D中介層？甚至臺積電連硅橋也不想做，因為硅橋價格比一整塊中介層低太多 了(你們這幫芯片企業(yè)又想用上HBM和大面積MCM， 又不想買我800m㎡+的中介層?。瑢τ谟昧斯柚薪閷拥男酒?，臺積電也只做到封好芯片+中介層，中介層貼裝到基板上的步驟交給別的OSAT…而日月光等OSAT，缺乏做硅橋和中介層的能力，它們也不是很想碰這些東西，所以他們主推的是高密度RDL互聯(lián)或者直接wafer to wafer鍵合。但是對于芯片設計公司來說，他們很希望有一個比硅中介層便宜，性能比傳統(tǒng)RDL互聯(lián)好的方案出現(xiàn)，他們也渴望自己不會被綁定在某一家封裝廠或者載板廠上，這個需求又推進業(yè)界開發(fā)一個對標EMIB的硅橋技術。
硅橋自身也是要對外互聯(lián)的，以前只有英特爾特制的ABF基板能滿足硅橋對外互聯(lián)的布線需求，但是你要fab和OSAT玩這個不是為難人家嗎？于是，有人想到用扇出封裝里的RDL層代替基板，包覆住硅橋（這就是為啥EFB會高出一層，這層是基板代餐），可惜早期的晶圓級扇出封裝的RDL不足以承擔這個密度的布線，直到后來業(yè)界迎來了高密度RDL技術的突破（于是今年一下子AMD和蘋果都上了），高密度的RDL使用了前道半導體級別的工藝，精度非常高，可以實現(xiàn)2微米線寬，一下子在技術指標上拉到和EMIB一個水平，而且成品是兼容標準FC工藝的!(這點很重要)。
小故事一則（復讀我以前的微博）:當年Fury顯卡領先業(yè)界用上了HBM顯 存，但是一直缺貨，官方說法是HMB良率不行，這里有一個另一個版本的故事,Fury是業(yè)界最早用上 2.5D封裝的顯卡，AMD覺得核心和硅中介層不要都放在臺積電做，臺積電開價太狠了，于是找來了別的OSAT，OSAT說硅中介層我搞不定，于是AMD又拉來了聯(lián)電，聯(lián)電很開心，不光幫助設計了硅中介層甚至排了產能專門做硅中介層，然而等到量產的時候臺積電，聯(lián)電，OSAT，AMD四方終極拉扯...互相指責對方環(huán)節(jié)有問題，于是Fury就這樣在拉扯中度過了一生從此以后，AMD還是決定在臺積電把芯片+中介層做完封裝完再拿出去找OSAT，但是，資本家怎么會讓別人一直賺自己的錢呢？現(xiàn)在出現(xiàn)的EFB是一個兼容標準FC工藝的封裝技術，硅橋、RDL層合封、貼裝在基板上等工序都可以找不同的廠商來做，AMD依然沒有放棄它的”靈活供應鏈“之旅，利益最大化沒毛病，這行業(yè)都是這樣打算盤的。
4.區(qū)分InFO與CoWoS
在蘋果M1Ultra發(fā)布之后，國內媒體都在傳一個臺媒新聞，M1U使用了臺積電CoWoS-S，我當時看了發(fā)布會上關于互聯(lián)的演示，和朋友吐槽這絕對不可能是CoWoS-S,要么CoWoS-L要么InFO-LSI,還發(fā)了微博，后來臺積電證實了M1U使用的是InFO-LSI，那么如何區(qū)分InFO與CoWoS?
由于有載板類的InFO封裝的出現(xiàn)，InFO不再像以往只能封裝一些面積小的芯片，封裝尺寸可以比肩甚至超過CoWoS，而CoWoS本身也分為S、R、LSI三種，一般我們提到CoWoS,默認就是在說CoWoS-S,也就是所有芯片被承載在一層硅轉接板上，這是最經典也是性能最好最常見的CoWoS,缺點就是成本很高，一般來說，當一個芯片用了硅橋而非整塊的硅片，基本上可以確認是使用了InFO-LSI或者FoCoS-LSI等類似的工藝，CoWoS實際上也有一個R（用高密度RDL代替硅轉接板，對位高密度的FoCoS),一個L（硅橋+RDL版本），這兩個和InFO-oS、InFO-LSI看起來形式上是一樣的，甚至參數(shù)上都重疊了，除非廠商自己回答或者開盒檢測，不然是幾乎無法通過紙面數(shù)據(jù)區(qū)別。
這兩類東西在生產流程上倒是比較好區(qū)分開來，RL在流程上和CoWoS-S類似，即中介層是可以單獨生產出來交給客戶的，客戶可以拿著中介層配上die找別人封裝的，而InFO-oS和LSI則基本上不存在獨立中介層一說，它的中介層也就是RDL層是扇出封裝的一部分，交到客戶手上一定是包含了芯片的一個整體，當然客戶可以把這個整體拿去繼續(xù)找別人做進一步封裝，比如pop堆疊一個內存或者貼裝在基板上。
5.關于M1U的雜談
M1U發(fā)布以后，不知道誰先提出了的，M1U是一對M1Max不切割直接從晶圓上直接切下來的
其實這個謠言想一下就知道靠不住，首先果子為啥用先進封裝，不就是封裝技術演進到足夠互聯(lián)多個高性能SoC所以不用再制造單顆大SoC了嗎，結果它又跑回去找一對面對面完好的M1MAX去做整切芯片了？這不是搬起晶圓砸自己的腳嗎？其次，如果是一對整切，那實際上下半個M1MAX是要被翻轉過來的，在量產中是沒有人會這么干，像藍寶石激流，看起來是4個一樣的die，實際上是兩種在不同晶圓上互為鏡像的die。（還有如果一邊M1MAX有瑕疵要屏蔽部分單元，那對面的M1MAX是不是也不得不屏蔽幾個給你湊湊？樂
）
這時候就有人會說，不是很多大V都說蘋果專利里面就是整切的啊，首先，702A1那個專利本質是寫一種直接在BOEL上通過build-up做互連層的專利，可以不需要引入硅橋，不需要TSV就直接與周圍的die形成互聯(lián)，其實與目前的M1U關系不大。當然這個專利也說明了，如果die和周圍的die互聯(lián)沒問題，可以考慮整切，這個玩意根據(jù)果子專利里給的圖，每個die有等邊的IO互聯(lián)部分，整切出4連芯片，至于未來會不會見到這種技術，不好說，回到文章開頭的第一個觀點，看成本看商業(yè)，有興趣可以借助晶圓良率計算器算算，要4個沒問題或者品質一致的die整切，是不是個容易的事。
真正關于蘋果目前商用的封裝技術，應該是在504A1里，幾乎就快把硅橋兩字寫在臉上了
另外這份專利可以看出果子在材料上也下了很大很大的功夫，有興趣直接去搜這份專利吧~
6.Si-IF技術
夾帶一個私貨
，Si-IF互聯(lián)，在ISSCC2022論文里看到的一個挺有意思的”2.5D封裝方式“，
Si-IF似乎是一種嵌埋式的“硅線？”，只需要兩層，能夠實現(xiàn)100um距離的高速通訊，基本上各方面都優(yōu)于傳統(tǒng)的板級MCM，占地面積和能耗比超過目前所有互聯(lián)方案（雖然單位面積的速度不高），挺好奇這個Si-IF后續(xù)會不會被推廣，是一個比板級MCM走線好不少的方案，目前我也不知道這個Si-IF的制作工藝和是哪家廠在推進的，但是一旦碰到了基板中的嵌埋，事情就會復雜起來
。順便上圖這個表里也說明了一個問題，板級MCM沒有那么不堪，在不少關鍵數(shù)據(jù)上是不比表里早期的EMIB差多少的，這也說明了為啥ZEN系列和英特爾自己的合封了一個I/O die的筆記本處理器為啥不用硅橋技術了（當然是太貴了）。
三.3D先進封裝
1.定義與限制條件（排除MEMS和CIS）
在說3D封裝之前，有必要說說3D封裝到底是啥，就如同上圖所示一樣，如果只是以簡單的兩個東西堆疊來定義3D封裝的話，那3D封裝有很多很多，也早就被應用在各個領域了（比如POP封裝，現(xiàn)在的手機芯片基本都是SoC上堆疊了一個DRAM，比如NAND顆粒里的堆疊）。所以狹義的3D封裝是排除了這類”簡單“堆疊的封裝，它一般是指，在一個封裝體（比如一個molding里、一個金屬頂蓋下）兩顆die在垂直方向上直接互聯(lián)的封裝（POP封裝下，DRAM與下方的SoC并沒有直接互聯(lián)）。而這兩個die,一般來說是被動芯片（一般是各類存儲）疊在主動芯片上（計算芯片、BASE Die、I/O Die等等），比如5800XD，或者主動疊在主動上（主動疊在被動上那就是2.5D封裝了），比如LakeField。
目前見的比較多的是被動疊主動，業(yè)務已經有不少疊了SRAM的AI芯片出現(xiàn)，還有5800XD這種消費類的產品，這種3D封裝形式常見的原因也很簡單，因為設計上冗余程度更大，主動芯片的設計也更自由，下方的主動芯片本質上還是一個普通的SoC/chiplet，上方的被動芯片一般是一塊SRAM，而主動疊主動則是把一個SoC拆成不同部分再堆疊起來，得考慮不同部分之間得互聯(lián)還有散熱問題，尤其是后者，幾乎是現(xiàn)在主動疊主動的死穴，英特爾遲遲不在3D封裝上用混合鍵合也是有這方面的考慮。
至于3D封裝缺陷嗎，這里不多介紹了，應該是人都想得到吧，發(fā)熱、貴、設計復雜、電磁干擾嚴重、熱應力、結構。。。。。
然后CIS和MEMS上的3D封裝，下文就不討論了，我也不太了解，CIS封裝幫助行業(yè)試水和量產了很多關鍵技術，比如TSV、混合鍵合、CU直連、RW等等，做CIS封裝的OSAT不少都有能力去做數(shù)字芯片領域的先進封裝。還有射頻、光電領域的先進封裝這里也不討論了，以后有機會另說。
定義完3D封裝，下面就介紹一下3D封裝幾個關鍵技術，一個是TSV，一個是混合鍵合。
2.關于3D Cache的誤會（一部分搬運一下以前的回答）
在聊TSV和混合鍵合之前，先扯幾句AMD的5800XD上的3D Cache，也算作為一個引子吧,在3D Cache技術公布之后，包括linus、Anandtech、AMD油管官方平臺、很多知乎和微信文章里，都把3D Cache的成功歸結于TSV對比ubump的優(yōu)勢，對真正的核心點混合鍵合幾乎無視，這其實讓人很摸不著頭腦(semiwiki就沒有，而是直接點出了關鍵點在混合鍵合）
TSV在芯片內部的，作用是垂直方向傳輸信號，而且兩個芯片垂直方向上3D物理互聯(lián)是用不了TSV的…和TSV無關……因為這個已經在芯片外部了…ubump/混合鍵合/cu-cu互聯(lián)/微銅柱這些和TSV不一樣，這是兩個東西，TSV/TDV/TGV都是芯片或者介質里做通孔，像在芯片里面建電梯一樣，打通數(shù)據(jù)在垂直方向的傳輸，ubmp/混合鍵合這些是兩個芯片垂直方向物理上的直接粘合/鍵合(當然它們也可以傳數(shù)據(jù)和供電) ,所以那些文章說3D cache比英特爾3D互聯(lián)封裝強的原因是因為使用TSV而不是ubump真的讓人摸不著頭腦，何況英特爾3D封裝里有TSV。。。
目前現(xiàn)有的3D主要有兩種，一種是F2F（即晶體管、信號層所在那層面對面互聯(lián)） ，因為信號層貼臉了，所以不需要TSV，使用晶圓級的混合鍵合就可以了，這類封裝國內的武漢新芯做的很不錯。另一種是F2B（B就是芯片的背面，那里只有沒有實際作用的硅），這種一般是芯片對芯片/晶圓鍵合（c2c/c2w)，由于底下的芯片自身是倒裝貼裝基板上的，所以需要使用TSV，一般是ubump+TSV,典型是英特爾現(xiàn)在的3D封裝。ubump的IO密度是低于混合鍵合的，但是在芯片對芯片/晶圓的3D封裝上，使用混合鍵合是很難對準的，所以一般得退而求其次使用ubump。而AMD這次展示的3D封裝，是混合鍵合+TSV的，沒有使用ubump(所以通稿還懟了英特爾一下哈哈)，而且更狠的在于臺積電現(xiàn)在這個3D封裝在提供比英特爾等廠商現(xiàn)有3D封裝厚度更低，I/O密度更高的性能指標下，還允許封裝上層芯片面積自由選擇，不需要和下方芯片面積一樣！(傳統(tǒng)的晶圓級鍵合沒有這么自由，而在5800XD上我們可以看到AMD并不需要和CCD一樣大的緩存芯片)，我還記得和某做服務器芯片外包封裝設計的人提到這個事的時候，他的第一反映是這是不可能的
除非臺積電找設備廠定制了一套新方法，事實上，在3D cache技術亮相的那個時間節(jié)點附近，確實可以看到一則應用材料與合作伙伴在混合鍵合上取得重大突破的新聞。
3.關鍵技術——令人痛恨的TSV
本來還想多寫一些TSV，但是發(fā)現(xiàn)有篇很好的文章可以看看，《TSV簡史》一些內容我就不再寫了，大佬寫的比我好多了。TSV從誕生之初到現(xiàn)在，業(yè)界其實一直在頭疼他的良率、它的填孔好壞怎么解決，作為先進封裝至關重要的組成部分，TSV一直是令人又愛又恨的東西。
可能有人會說，我看我家鄉(xiāng)那里，某某小封裝廠說自己的TSV工藝很成熟，怎么會難做，其實TSV也封好多種，很多封裝廠口中的TSV，其實是一種梯形的斜孔，深寬比較低，一般只到芯片的信號互聯(lián)層，難度自然也低。而穿過整個芯片，實現(xiàn)上下完全互通的TSV是一種深寬比較高的通孔，會直接侵入晶體管所在的位置，它的難度大，良率低。
更麻煩的在于，TSV如何更好更快的填充？傳統(tǒng)的TSV都是使用電鍍法，但是電鍍法填充容易出現(xiàn)有空穴、孔壁有毛刺不夠光滑等問題，尤其是在先進封裝使用的深孔填充中，這是一個令人頭疼的問題，除了良率更低以外，因為趨膚效應的存在，填充的不夠好的通孔在傳輸高頻高速信號會嚴重的損耗，使得芯片達不到預期的性能。目前業(yè)界已經開始嘗試使用PVD甚至ALD來填充TSV（這兩者本身就是TSV沉積絕緣層和種子層的常用設備），但是成本和速率還遠遠比不上電鍍法，未來TSV填孔如何解決只能交給時間來回答了。
4.關鍵技術——混合鍵合
我還記得我2020年見到英特爾封裝研究院前材料首席研究員（發(fā)明了喜聞樂見的CPU上的釬焊、各類bump、EMIB材料、Fovers封裝的材料）的時候，她信誓旦旦的和我說，混合鍵合問題很多，解決不了發(fā)熱和信號傳輸問題，英特爾不會用的！在當時Fovers還是用ubump實現(xiàn)了主動芯片上堆疊主動芯片，雖然是lakefield
,后來的GPU PVC也是?；旌湘I合還只是在主動疊被動以及傳感器上使用，甚至如今AMD的5800XD也是如此，（GraphCore的那顆用了臺積電WoW3D封裝芯片我仔細看了一下，下方的die是專門做供電的，嚴格來說不太能算主動疊主動）直到英特爾后來自己畫了餅，說Fovers下一代Fovers-direct將會使用混合鍵合
我一時感到有點語塞，所以英特爾找到了方法用混合鍵合實現(xiàn)主動芯片疊主動芯片？我想大概率和那個ODI技術有關系，用大銅柱輔助散熱和供電，也不知道14代處理器會不會用上混合鍵合。
好了瞎扯完了，正經聊一下混合鍵合，混合鍵合這個技術逐步流行的原因很簡單，如文章開頭第二個觀點所說，封裝演進本質是提升I/O密度的提升，像上圖一樣，傳統(tǒng)的FC每個焊點之間的間距只能到90微米，可以簡單理解為間距越大，IO密度越低。EMIB努力努力，能達到30-45微米，和CoWoS到一個水平線上，3D-Foveros使用比C4還要小的ubump，間距在25微米左右，和InFO-LSI一致。
但是再往下，受制于原理，本身就是一個球的bump已經很難再縮小間距了（辦法也有），于是以微銅柱為核心的混合鍵合就逐步走入先進封裝領域。一般我們說混合鍵合，都是指銅混合鍵合，早在2005 年，一個叫Ziptronix的公司就推出了一種稱為低溫直接鍵合互連 (DBI) 的技術，后來這個技術被索尼買去了，用在CIS的模擬層和數(shù)字層堆疊上，這項技術也因此現(xiàn)在CIS領域普及開來，使得很多封裝廠都有做晶圓級鍵合的能力。
bump本身是有是由局限性的，傳統(tǒng)的bump只能把間距縮小到20微米，再改變材料，復用類似工藝流程，并借助TCB（后文會說）的情況下，也只能到7微米了，但是別忘了ubump本身還不?。ㄖ睆?微米是目前最秀水平了），所以實際IO密度會更低。而混合鍵合可以縮小到3微米，本身尺寸可以做到1微米，這對于bump來說，幾乎是碾壓的。
但是同樣的，混合鍵合也有很多麻煩，混合鍵合用于晶圓到晶圓w2w和芯片到晶圓c2w的鍵合?；旌湘I合工藝一樣也很復雜所需的芯片在晶圓廠的兩個晶圓上進行處理，將需要的介電材料沉積在晶圓的一側，然后為晶圓上的每個芯片在對應的沉積層上通孔。再將銅材料沉積上去。然后，化學機械拋光 (CMP) 工具拋光表面，把多余的銅抹去，剩下的是每個芯片的微小通孔中的銅金屬化材料（與TSV異曲同工了），然后再經過檢查、進一步的CMP，最后才是使用晶圓鍵合機，將其堆疊并鍵合到第二個晶圓上。
然而在鍵合的過程中，精度也是一個非常令人頭疼的東西，尤其是c2c/c2w這類的鍵合，一旦上下兩個die面積不一樣（像5800XD），這難度還要成倍增加，另外鍵合的時候是需要“高溫”讓銅融化連在一起的這里面又會有很多幺蛾子，比如晶圓翹曲、鍵合過程中開裂，還有很多奇妙know-how：大家都知道熱脹冷縮，所以像上圖右下方的圖示一樣，黃色的銅會被減少一些，讓它在受熱過程中膨脹正好完成互聯(lián)，但當這個銅柱縮到足夠小的時候，反而要讓銅多出來一些。。。。
總之，鍵合也不是一個善茬，但是讓英特爾和很多以倒裝為主的封裝廠一直“抵觸”鍵合的原因還有一個，混合鍵合所需要的設備和倒裝基本不一樣，相當于他們之前投的設備是不能用的，工藝積累也是白費的，反而像臺積電這種它沒有歷史包袱，這又回到文章的第一個觀點了，每個企業(yè)自身的商業(yè)模式和利益考量，也會影響它們的技術選擇。下面就讓我們來聊聊，大怨種英特爾和它的TCB
5.英特爾和他的TCB
前面我們提到，混合鍵合的設備與原本兼容倒裝和bump的設備是完全不同的，這對于IDM的英特爾和很多封裝廠來說是很不友好的（資本家：又要掏錢買設備？以前的為什么不能用？）英特爾是因為花了大錢買了很多TCB設備，而對于大多數(shù)OSAT來說，這項技術成本過高，需要昂貴的半導體晶圓設備來實現(xiàn)這些工藝，反而是UMC、臺積電對混合鍵合很積極，它們可以復用自己的半導體晶圓級設備。
而bump再往下走通過改進材料（從錫球變成銅塊）和工藝，是能把間距做到10微米以內的，這種bump現(xiàn)在一般叫做微凸塊，而這種微凸塊在大部分工藝流程和設備上與原本的bump是類似的（起碼是一個技能樹上的）英特爾封裝開發(fā)工程師Zhaozhi Li在去年的ECTC大會上表示?！霸诒３峙c現(xiàn)有硅和封裝技術兼容的同時，利用現(xiàn)有的基礎設施，將焊料微凸點互連微縮至更小的間距可能仍然是有利的。”他這個話，代表了大部分OSAT和英特爾自身的想法，即盡量兼容原有工藝，然后使用的一種名為TCB（熱壓鍵合）的技術實現(xiàn)10微米間距以內的微凸塊貼裝用以滿足先進封裝需求，而不是直接上混合鍵合。（還有個技術路徑是LAB，是安靠和長電主推，這里不談了）
倒裝血壓升高合集
TCB 工藝有什么特殊之處？在這之前我們先看看傳統(tǒng)的倒裝，標準倒裝芯片會被芯片放置工具將放置在基板、中介層或載體上，一次放置是上百甚至上千個。然后將放置好的模具組進入回流爐，這數(shù)百個甚至數(shù)千個封裝放入烤箱中，加熱到使焊料熔化的溫度以完成粘合，然后繼續(xù)批量進行后續(xù)步驟，這個過程很快效率也很高，但是由于回流爐中加熱會導致芯片、基板、焊球以不同的速率膨脹，從而發(fā)生翹曲導致芯片不能很好的被粘合，最后導致良率出現(xiàn)問題。而隨著bump本身在變小，間距在縮小，這個問題也越發(fā)困擾廠商，像早期2.5D封裝的芯片普遍都遇到了良率問題就是因為倒裝本身不夠”精細“。隨著bump逐步走到10微米以下，傳統(tǒng)這種批量加工的方式顯然已經不適合了，bump尺寸的減少轉化為更小的錯誤余量,因此TCB應運而生。
TCB（熱壓粘合/鍵合）工藝中，不再有把大量芯片批量運送到回流爐這一步了，而是使用單一工具放置單個芯片，直接對這個芯片施加壓力并加熱它們以回流粘合焊球。這種方式從芯片頂部加熱（因為本質還是倒裝，所以加熱的那面是沒有晶體管的硅），因此只有芯片和bump焊接連接處會發(fā)熱。這就避免了下方基板翹曲問題，而且由于是單一放置且主動施力，可以確保均勻粘合，沒有間隙變化或傾斜。同時TCB設備在粘合時候還會伴隨著快速振動，破壞銅焊盤和焊球上的金屬氧化。也因此TCB在相同的bump間距下能實現(xiàn)更好的電氣特性，也允許bump間距縮放到更小的尺寸,這種方式也適合對非常薄的芯片進行堆疊封裝，這是HBM普遍使用TCB的原因（HBM廠商也在研究混合鍵合的辦法），與標準倒裝芯片工藝流程相比，TCB似乎是一種完全更好的技術，除了回流部分以外基本和倒裝一致，為啥TCB實際上除了英特爾之外用的廠商不算多呢？當然是成本和商業(yè)模式的問題啦~
TCB每小時能處理的die數(shù)量只有傳統(tǒng)倒裝設備的三分之一甚至更低，成本卻接近后者的三倍，這對OSAT廠商來說是一個巨大的壞消息，本身OSAT廠商毛利就不高，還要用上這種花錢工藝，在技術還沒成熟、客戶接受度不高的時期，這種降低毛利的辦法真是令人難受，而且OSAT目前買TCB一般用于移動端等小面積、相對低功耗的處理器，這種應用的毛利實在沒法和大芯片比，但是資本家為了不買全新的混合鍵合產線，還是咬牙接受了。
那么，那地球上有誰能肆無忌憚的上TCB呢？那當然是，我們，天天被人認為 的英特爾啦，英特爾擁有近 300 種 TCB 工具，遠超過了英特爾的先進封裝的需求，以至于英特爾在許多非高級封裝應用中使用 TCB
，SemiAnalysis給出的理由很有趣，因為英特爾在高功率和高利潤應用中占有很大份額，產量損失和可靠性問題遠遠超過了每單位封裝工具的微不足道的攤銷成本。這大概就是，毛利高的IDM的底氣吧，地主家的余糧還是很多的
而且借助TCB，英特爾可以對自家的標準封裝、2.5D 封裝和3D封裝使用相同的工具,前提是這些die使用的都是bump技術
這也解釋了為什么，混合鍵合對bump幾乎是降維打擊，但是英特爾在混合鍵合上的動作卻緩慢了，英特爾在TCB上積累十多年，投入了大量財力和研究，把bump上限拉到了混合鍵合的水平,不可能就棄之不用，而且對于英特爾來說，TCB的工藝更成熟，不需要新的投入，設備折舊也快做完了，對于毛利率來說是一個好事。還是文章開頭的那個觀點，這個行業(yè)都是要賺錢的，商業(yè)有時比技術更重要。
PS：另外某為和日月光在TCB上合作蠻深的，2020年年底還有謠傳日月光在大陸給某為建設了封裝廠，然后在2021年年底，日月光在行業(yè)景氣度還很不錯的情況下賣給智路資本4家工廠，結合智路資本以往的操作和后臺，很難不聯(lián)想呀
四.未來(這部分不少是推測！看看圖個樂就好）
1.臺積電的野望
前面我們一直在強調，成本、商業(yè)模式決定了很多這個行業(yè)很多的抉擇與方向，TSV是一個3D封裝領域幾乎離不開的技術，一般來說狹義上的TSV是一種”后道“工藝，即它是在芯片做完之后，再做開孔、填孔，也就是說，芯片制造和TSV產生并不需要在一個公司手里
，而且目前這種方式制作的TSV還有上文說的這么多問題，你看啊，3D先進封裝未來算是一個大肥肉，TSV問題這么多，我臺積電有沒有一種辦法，解決了TSV的問題，這樣大家就離不開我啦
當然有的，前面我們提到，TSV也分為在芯片上和在中介層上兩種，在芯片內部做TSV的破壞性是很大的，需要芯片制作完成后再打孔。而臺積電準備了一種”TSV-less“技術，”TSV-less“本質還是一種TSV，只是從”后道“變成”前道“工藝，有了解過3D NAND制備工藝的人應該知道在3D NAND的生產過程中，就會制造出從頂層到底層的深孔，然后用ALD、PVD等技術把這些深孔填充，起到的作用和TSV基本一樣（其實他們這個也是一種TSV），但是不需要像狹義的TSV那樣在完成制造之后再對晶圓做破壞性的操作。臺積電的”TSV-Less“原理也是類似，在芯片光刻的過程中就把”TSV“給做出來，借助ALD、PVD這類沉積精度非常高的技術，可以沉積出孔壁光滑，深寬比大的通孔，這代來的優(yōu)勢是狹義上的后道TSV無法追上的。
這樣子除了在技術上有優(yōu)勢，在商業(yè)上也很有好處，相當于客戶對于臺積電的依賴更深了，而且這個技術和F2F的晶圓鍵合天生很匹配，以前客戶還能逃去外面做打通孔（指不定哪天還想換代工），后續(xù)封裝也很方便就能找別人做，現(xiàn)在你想獲得3D封裝中最好的互聯(lián)性能，那就乖乖的在臺積電TSV-less+CoW 混合鍵合做一套吧把米都給我交了！
2.嵌埋式封裝
嚴格來說這不算是2.5D或者3D封裝，也不是什么未來技術，嵌埋封裝顧名思義，就是把die嵌埋到封裝用的IC載板內部，這樣的好處就是可以節(jié)省面積，方便小型化設計，在芯片的載板內部就集成了芯片所需外圍器件，節(jié)約了主板的空間。嵌埋式封裝的其實早在十幾年前就出現(xiàn)了，但是在過往的應用中，嵌埋式技術主要是在載板中集成一些被動元器件或者電源管理芯片，將芯片放到下層層壓基板之上，然后再制作鍍銅的通孔和聯(lián)線完成芯片的互聯(lián)并用特殊的環(huán)氧樹脂包覆芯片，之后再層壓上上方的基板完成整塊載板的制備，出售給客戶的時候就是一塊IC封裝載板。由于工藝中存在各種各樣的挑戰(zhàn)（IC載板本身就很難做，嵌埋式的載板是半加成法制作，要求高），這項技術被歸為比較小眾應用，主要是一些電源管理芯片和藍牙芯片（或許該叫模塊，因為成品芯片自身就是一個包含了周邊器件的模塊）使用，幾乎沒有在數(shù)字芯片和大芯片領域見到。
除了工藝復雜的原因外，還有一個沒有被推廣開來的原因是嵌埋式封裝的主推者大部分都是載板廠商，畢竟這最符合他們的商業(yè)利益，但是載板廠自身對die的封裝積累不夠深，使得客戶也不敢把大芯片或者重要芯片交給他們做嵌埋，而封裝普遍認為依靠RDL層代替載板做包覆/嵌埋芯片的載體更有前景也更符合利益（又回到我們開頭說的第一點了）。而轉機就在隨著兼容PCB級別設備的面板級扇出工藝逐漸成熟，給載板廠帶來了可以用的RDL工藝，解決了部分封裝的難題，也帶來遠超傳統(tǒng)嵌埋式互聯(lián)方法的互聯(lián)手段。
可能有人會說這不是某為前段時間3D堆疊封裝的專利圖嗎？是的，不過我讀完專利之后，覺得更像是一個堆疊式的嵌埋封裝的專利，借由RDL技術，嵌埋式封裝實現(xiàn)了一個創(chuàng)舉，就是不再需要TSV就能實現(xiàn)堆疊芯片之間以及和外界的互通（畢竟載板本身上下就能通訊），前文我們也提過，TSV其實是一個令人又愛又恨的東西，有114514人想干掉它，而借助嵌埋封裝，2.5D、3D封裝是有可能去掉TSV的。當然，嵌埋封裝如何用于大芯片這個問題應該還是沒有解決，我個人傾向于某為這個專利是給可穿戴、物聯(lián)網和電源管理類芯片準備的，上圖頂上的芯片你把它想成是一個手表芯片，它的載板里借助嵌埋封裝封裝了原本在主板上的SRAM和電源管理芯片，現(xiàn)在一個芯片就成為一個可用的模塊，剩下的空間給電池，不是美滋滋嗎？
事實上，果子今年已經準備類似的封裝了，聯(lián)系了某載板廠，最快下半年就可能可以見到落地了，應該是應用在耳機上，把原本就很小的系統(tǒng)再縮小一點。另外，某為也一直在和某大陸載板廠合作搞嵌埋式封裝，做的是一種類似Ti MicroSiP的產品，MicroSiP是嵌埋式領域最成功的一顆芯片（模塊）了，借助嵌埋技術，TI將其電源管理IC嵌入到基板中，并將無源元器件安裝在封裝體的頂部，整個模塊體積小的驚人，某某的基站我印象里好像用了不少。
當然還有一種可能，這個技術是為射頻領域準備的，射頻領域對AiP、嵌埋式的探索一直沒有停止，把天線、IC、各種濾波器、PA集成在一個模組甚至一個”芯片“（的載板）里一直是業(yè)界很想做到的，上圖就是老美對5G射頻IC的一個研究，它的形式就是把IC嵌埋在玻璃和層壓載板中，同時載板上集成了很多器件。某為做做這類芯片，非常合理
3.14+14>7?
這部分我純粹在”瞎扯“了，以下內容如讓您感到亂說，以您為準，在說這部分前，有篇文章推薦大家看看，馬愷聲老師的《我親歷的Chiplet拆解難題》，他的這篇很好的探討了chiplet、先進封裝在實際應用中的遇到的種種情況和考量。
來源：知乎
https://zhuanlan.zhihu.com/p/514519818
原文始發(fā)于微信公眾號（艾邦半導體網）：先進封裝雜談——2.5D/3D先進封裝