扇出型晶圓級(jí)封裝（FOWLP）是一種新的異構(gòu)集成技術(shù)，與傳統(tǒng)的2.5D/3D IC結(jié)構(gòu)相比，F(xiàn)OWLP可以在不使用昂貴的interposer情況下實(shí)現(xiàn)薄、高密度和低成本的IC封裝。特別是近幾年隨著手機(jī)及各種智能穿戴設(shè)備的發(fā)展，消費(fèi)者對(duì)超薄、超輕、高算力、多功能、低功耗的產(chǎn)品情有獨(dú)鐘。典型的2.5D/3D 封裝很多都涉及到TSV（硅通孔）這一技術(shù)。雖然TSV技術(shù)也可以實(shí)現(xiàn)類(lèi)似的功能，但是TSV成本高，良率不易保障。這時(shí)RDL成本低的優(yōu)勢(shì)就凸顯了出來(lái)。
RDL技術(shù)再細(xì)分還分為RDL-first FOWLP和DIE-first FOWLP兩種不同的工藝。與后者相比，RDL-first FOWLP的優(yōu)勢(shì)主要有：(1)高密度RDL線(xiàn)寬/空間；(2)高性能；(3)更大的芯片尺寸；(4)多芯片集成，(5)面板級(jí)應(yīng)用。它也更適合應(yīng)用于具有傳統(tǒng)的倒裝焊芯片F(xiàn)lip-chip的封裝流程的OSAT代工行業(yè)。
RDL first的FOWLP工藝如圖1所示，首先(a)在1000um的玻璃基板上利用旋涂膜技術(shù)涂覆，烘烤成型后成型Ti/Cu種子層；(b)然后利用鍍層工藝制備UBM（凸點(diǎn)下金屬化層)，接著再涂覆絕緣層/鈍化層。這鈍化層又具體包含的步驟有：旋涂，曝光，顯影以及在200℃高溫下后固化1小時(shí)以形成銅墊；(c)在生成第一層RDL的基礎(chǔ)上，生成第二層開(kāi)放鈍化層；(d)形成第二層RDL層，并生成第三層開(kāi)放鈍化層；(e)形成微凸點(diǎn)；(f)將芯片貼裝在RDL Wafer上，根據(jù)貼裝精度不同，該步驟可采用熱壓鍵合（TCB）工藝，艾邦半導(dǎo)體公眾號(hào)里對(duì)該工藝也有詳細(xì)介紹；(g)晶圓塑封；(h)去除載板打磨露出RDL銅墊；(i)在RDL銅墊上完成貼球。
圖1.? RDL first FOWLP工藝步驟
我們仔細(xì)看一下RDL層的剖面，如圖2所示。晶圓塑封后的樣子以及C-SAM氣孔檢測(cè)圖如圖3所示。塑封后的晶圓級(jí)翹曲如圖4所示。
圖2.? RDL層剖面圖
圖3.? 晶圓塑封后的樣子以及C-SAM氣孔檢測(cè)圖
圖4.? 晶圓塑封后的翹曲圖
圖5.? 最終產(chǎn)品圖
整個(gè)產(chǎn)品設(shè)計(jì)中翹曲預(yù)測(cè)至關(guān)重要，翹曲設(shè)計(jì)可以使用有限元分析法進(jìn)行模擬，并于實(shí)物值進(jìn)行對(duì)比。從圖7可以看出，模擬值與實(shí)測(cè)值結(jié)果非常吻合。這說(shuō)明在材料性質(zhì)，尺寸等確定后，整個(gè)晶圓級(jí)別的翹曲是比較容易預(yù)測(cè)的。
圖6.? 左圖為生成微凸點(diǎn)后的翹曲，右圖為塑封后翹曲值
圖7.? 不同加工階段晶圓翹曲模擬值與實(shí)測(cè)值曲線(xiàn)圖
無(wú)論RDL 1st或是RDL Last 毋庸置疑的都?xì)w屬于先進(jìn)封裝之列。我國(guó)在這方面有投入的封裝廠(chǎng)并不多，從現(xiàn)有的報(bào)道來(lái)看主要玩家有長(zhǎng)電、盛合晶微、豪微科技、奕斯偉、矽邁微等。在設(shè)備廠(chǎng)家上海微電的光刻機(jī)完全可以滿(mǎn)足RDL的制備，也算是為我國(guó)后續(xù)RDL技術(shù)的普及奠定了良好的基礎(chǔ)。如果您對(duì)RDL非常感興趣，歡迎入群詳聊。
參考文獻(xiàn)：
An RDL-First Fan-out Wafer-level Package for Heterogeneous Integration Applications Yu-Min Lin…
原文始發(fā)于微信公眾號(hào)（艾邦半導(dǎo)體網(wǎng)）：先進(jìn)封裝之先制重布線(xiàn)層的扇出型晶圓級(jí)封裝 RDL first Fan-out Wafer level Package