艾邦半導(dǎo)體網(wǎng)在之前介紹過晶圓級和面板級的扇出型封裝，包括eWLB, M Series等封裝技術(shù)。在這里我們來介紹另一個(gè)衍生版本:天水華天在2015年推出了eSiFO(Embedded Silicon Fan-Out)技術(shù)，硅晶圓刻蝕后，晶片逐顆放入，隨后被封起來，eSiFO屬于Chip-first Die Face-up工藝。華天的該方案結(jié)合了高精度硅刻蝕，晶圓重構(gòu)，高密度再布線等技術(shù)，具有多芯片高密度系統(tǒng)集成，小型化，翹曲小，適于多芯片和三維集成等突出特點(diǎn)。閱讀本文前歡迎加入艾邦半導(dǎo)體封裝產(chǎn)業(yè)鏈交流群。
圖一給出了華天的eSiFO跟之前介紹過的eWLB技術(shù)結(jié)構(gòu)相比較，可以看出結(jié)構(gòu)是非常相似的。最大的不同在于eSiFO將塑封料（EMC epoxy molding compound）改為silicon。用硅片作為承載，可以很好地解決EMC方案的多個(gè)痛點(diǎn)：
1.大大降低CTE mismatch帶來的翹曲，降低內(nèi)部應(yīng)力
2.硅的mechanical modulus也比EMC要強(qiáng)，所以也能降低翹曲，從而降低封裝難度，提升良品率；
3.硅的熱導(dǎo)性能也遠(yuǎn)高于EMC，這大大提升了整個(gè)package的散熱能力；
4.在硅中做通孔的密度要遠(yuǎn)大于在EMC中的通孔密度，也就是說TSV（through silicon via）要比TMV（through mold via）更容易做到高密度，高深寬比等；
6.硅承載片比EMC的表面更加平整，加上翹曲小，可以做更高密度的重布線層RDL；
7.整個(gè)package的厚度可以做得更薄，這對移動(dòng)端的應(yīng)用非常有吸引力；
8.相比于eWLB Die shift會(huì)更小, 更適合多芯片集成。
圖一：華天的eSiFO跟eWLB 結(jié)構(gòu)比較
盡管華天在多個(gè)場合宣稱相比于eWLB他們的eSiFO方案工序更簡單，成本也更低。筆者持有不同的看法，目前eSiFO也只是在電容式指紋傳感器等少數(shù)領(lǐng)域得到應(yīng)用，并沒有大規(guī)模普及。筆者認(rèn)為eSiFO工藝更復(fù)雜，技術(shù)難度更大，成本也不會(huì)低。這個(gè)技術(shù)方案能不能大規(guī)模應(yīng)用取決于諸多方面，比如技術(shù)方案能不能進(jìn)一步降成本并提升性能，以及能不能開發(fā)出適合該方案的產(chǎn)品應(yīng)用。
接下來我們來介紹一下華天的eSiFO的大體流程工藝，如圖二所示。
1.8寸或者12寸晶圓清洗
2.Bosch工藝來制造直槽
3.芯片晶圓減薄拋光
4.芯片晶圓背面涂敷DAF膜（圖中藍(lán)色部分）。取決于產(chǎn)品應(yīng)用，也可以用高熱導(dǎo)的膜或者膠來提高散熱性能， DAF的厚度通常在10-25微米
5.芯片晶圓切割
6.芯片貼片，需要高精度高速貼片機(jī)來完成此項(xiàng)任務(wù)。DAF是可被壓縮的，所以直槽深度和芯片厚度的差別在一定程度上可以通過控制DAF被壓縮后的厚度來調(diào)節(jié)
7.DAF烘烤固化
8.真空壓膜機(jī)填充芯片和溝槽之間的縫隙。這一步驟往往也同時(shí)在重建晶圓表面形成鈍化層。填充材料的選擇至關(guān)重要，其CTE，Dk/Df等性能直接影響芯片的CTE mismatch，翹曲，電損耗，帶寬等。該材料通常需要可光刻，低膨脹系數(shù)，低介電常數(shù)。干膜是常用的材料
9.形成第一重布層（RDL1），通常使用SAP(semi additive process)工藝流程來完成，可參照我們之前的文章。由于硅承載片優(yōu)于EMC, 所以RDL的制造也相對容易些，線距線寬也可以做到更小
10.取決于產(chǎn)品性能需求，制造更多層的RDL
11.Surface finish，LGA和BGA都能實(shí)現(xiàn)。圖三給出了一個(gè)應(yīng)用例子
12.硅承載片也可以根據(jù)需要進(jìn)行減薄來降低整個(gè)芯片的厚度
13.整個(gè)晶圓singulation
14.測試后放入某種carrier media，比如tape reel里
通常直槽深度在100微米左右，整個(gè)晶圓直槽的深度變化量不能超過5-10微米。不同芯片（包含DAF）的厚度也要求有比較小的變化。設(shè)計(jì)目標(biāo)是芯片的表面跟硅承載片表面齊平。大cavity加上高精度要求使得Bosch工藝比較有挑戰(zhàn)性。目前嵌入的芯片一般在15 mm x 15 mm以下。直槽的長寬都只比芯片的尺寸大40-50微米。直槽的底部和側(cè)壁都要求比較平整。較低的Bosch刻蝕速率可以取得低于1微米的表面粗糙度。
圖三：華天基于eSiFO技術(shù)的電容式指紋傳感器晶圓封裝后外觀
用硅做承載片的另一個(gè)優(yōu)勢是可以做TSV用于上下垂直互聯(lián)，如圖四所示。在做直槽時(shí)，我們也可以同樣采用Bosch法制造TSV通孔。使用PECVD沉積制作絕緣層、使用物理氣相沉積的方法沉積制作阻擋層(通常是300 nm的鈦層)和種子層(通常是500 nm的銅層)；選擇一種電鍍方法在盲孔中進(jìn)行銅填充；使用化學(xué)和機(jī)械拋光（CMP）法去除多余的銅。對于低電流應(yīng)用場景，TSV中心也可以使用polymer來填充。
使用圖二中類似的工藝流程可以完成上面的RDL和表面植球。接下去采用臨時(shí)鍵合技術(shù)（通常采用激光解鍵合）完成背面工藝。將晶圓臨時(shí)鍵合到玻璃載體上然后減薄至目標(biāo)厚度，使得TSV裸露出來。接下去完成芯片下表面的重布層和表面植球等工藝。
圖四：華天基于eSiFO技術(shù)和TSV相結(jié)合來做芯片的3D stacking
多芯片的eSiFO方案也是非常相似和straightforward，在這里我們不再贅述?？偨Y(jié)來講，eSiFO方案是一種非常不錯(cuò)的嘗試，體現(xiàn)了中國大陸堅(jiān)持創(chuàng)新，努力實(shí)現(xiàn)技術(shù)自主的奮斗精神。而且某些對成本不是特別敏感且對性能需要更高的應(yīng)用場景或許非常適合采用該方案。除了用硅來替代EMC，玻璃也是一種不錯(cuò)的材料，廈門云天開發(fā)了eGFO，嵌入式玻璃封裝技術(shù)。相比于硅，玻璃在某些方面性能更好，比如其絕緣性好，還可以透可見光，天生適合高頻的射頻應(yīng)用和光電應(yīng)用。但是玻璃有個(gè)巨大的問題，就是容易裂，良率是個(gè)大的挑戰(zhàn)。艾邦半導(dǎo)體在之前也介紹了玻璃加工工藝，以后有機(jī)會(huì)我們也會(huì)進(jìn)一步介紹eGFO方案。? ??
1.Ma, S, C. Wang, F. Zheng, D. Yu, H. Xie, X. Yang, L. Ma, P. Li , W. Liu , J. Yu , J. Goodelle, “Development of Wafer Level Process for the Fabrication of Advanced Capacitive Fingerprint Sensors Using Embedded Silicon Fan-Out (eSiFO?) Technology”, IEEE/ECTC Proceedings, May 2019, pp. 28–34
2.Ma, Shuying, et al. "Embedded silicon fan-out (eSiFO): A promising wafer level packaging technology for multi-chip and 3D system integration." 2018 IEEE 68th Electronic Components and Technology Conference (ECTC). IEEE, 2018
3.Wei, Hao, et al. "Warpage and Reliability Simulation of Super-Size Embedded Silicon Fan-out (eSiFO) Package with size 40mm× 40mm." 2022 23rd International Conference on Electronic Packaging Technology (ICEPT). IEEE, 2022
4.Gu, Xiaomin, et al. "Process development of large size embedded silicon fan-out (eSiFO) package." 2020 21st International Conference on Electronic Packaging Technology (ICEPT). IEEE, 2020
5.Chen, Cheng, et al. "Reliability of ultra-thin embedded silicon fan-out (eSiFO) package directly assembled on PCB for mobile applications." 2018 IEEE 68th Electronic Components and Technology Conference (ECTC). IEEE, 2018
6.Yu, Daquan. "Embedded Silicon Fan‐Out (eSiFO?) Technology for Wafer‐Level System Integration." Advances in Embedded and Fan‐Out Wafer‐Level Packaging Technologies (2019): 169-184.
7.Ma, Shuying, et al. "Progress and applications of embedded system in chip (eSinC?) technology." 2020 IEEE 70th Electronic Components and Technology Conference (ECTC). IEEE, 2020.
原文始發(fā)于微信公眾號（艾邦半導(dǎo)體網(wǎng)）：華天eSiFO封裝技術(shù)
