封測(cè)龍頭日月光半導(dǎo)體發(fā)表推出整合設(shè)計(jì)生態(tài)系統(tǒng)（Integrated Design EcosystemTM，簡(jiǎn)稱(chēng) IDE），通過(guò) VIPackTM 平臺(tái)優(yōu)化的協(xié)作設(shè)計(jì)工具，可系統(tǒng)性地提升先進(jìn)封裝架構(gòu)，大約可縮短50％的設(shè)計(jì)周期。以Fan Out Chip on Substrate - Chip Last（FOCoS-CL）封裝的設(shè)計(jì)時(shí)間縮短約30至45天，突破設(shè)計(jì)周期限制。
日月光半導(dǎo)體表示，這種最新的設(shè)計(jì)可以從單片SoC 到內(nèi)存的多芯片拆分的 IP 區(qū)塊無(wú)縫轉(zhuǎn)換，包括小芯片和整合內(nèi)存的 2.5D 和先進(jìn)扇出型封裝的結(jié)構(gòu)，整合設(shè)計(jì)生態(tài)系統(tǒng)設(shè)計(jì)效率最高可提升 50%，大大縮短周期時(shí)間，同時(shí)降低客戶(hù)的成本。
此外，強(qiáng)化整合設(shè)計(jì)生態(tài)系統(tǒng)的特色是跨平臺(tái)互動(dòng)，包括圖面設(shè)計(jì)和驗(yàn)證，先進(jìn)多重布線(xiàn)層（RDL）和硅高密度中介層 (Si Interposer) 自動(dòng)繞線(xiàn)，運(yùn)用嵌入式設(shè)計(jì)規(guī)則查驗(yàn)（DRC）和封裝設(shè)計(jì)套件 (Package Design Kit，簡(jiǎn)稱(chēng)PDK）到設(shè)計(jì)工作流程中。例如 Fan Out Chip on Substrate – Chip Last（FOCoS-CL） 封裝的設(shè)計(jì)周期時(shí)間縮短約 30~ 45 天，突破設(shè)計(jì)周期限制，完成重要的里程碑。
日月光半導(dǎo)體指出，半導(dǎo)體技術(shù)不斷提升性能要求，進(jìn)而驅(qū)動(dòng)先進(jìn)封裝的發(fā)展趨勢(shì)，同時(shí)也帶來(lái)特有的封裝設(shè)計(jì)挑戰(zhàn)。小芯片 (chiplet) 和異質(zhì)整合的發(fā)展正催生技術(shù)界限的拓展，增加對(duì)創(chuàng)新設(shè)計(jì)流程和電路級(jí)仿真的需求，以加速完成復(fù)雜的設(shè)計(jì)。日月光推出整合設(shè)計(jì)生態(tài)系統(tǒng)，以應(yīng)對(duì)其 VIPackTM 平臺(tái)技術(shù)的設(shè)計(jì)挑戰(zhàn)，并縮短客戶(hù)上市時(shí)間的同時(shí)，大幅提高了設(shè)計(jì)效率和質(zhì)量。
日月光研發(fā)副總洪志斌博士表示，整合設(shè)計(jì)生態(tài)系統(tǒng)非常適合優(yōu)化VIPackTM結(jié)構(gòu)設(shè)計(jì)，客戶(hù)針對(duì)人工智能和機(jī)器學(xué)習(xí)、高性能運(yùn)算、5G通信網(wǎng)路、自動(dòng)化駕駛和消費(fèi)性等電子產(chǎn)品的研發(fā)效率提升將非常有利。
日月光整合設(shè)計(jì)生態(tài)系統(tǒng)減少整體設(shè)計(jì)周期時(shí)間，采用以下兩種協(xié)同的工作流程：
1、跨平臺(tái)互動(dòng) （圖面設(shè)計(jì)和驗(yàn)證）
日月光與領(lǐng)先的 EDA 工具供貨商合作，解決在不同平臺(tái)上運(yùn)作時(shí)可能出現(xiàn)的軟件和格式兼容性問(wèn)題。因此，圖面設(shè)計(jì)和驗(yàn)證在設(shè)計(jì)工作流程中都是不可少的，但卻是耗時(shí)的迭代過(guò)程。設(shè)計(jì)的復(fù)雜性可能導(dǎo)致在第一次設(shè)計(jì)版面中出現(xiàn)成千上萬(wàn)的驗(yàn)證錯(cuò)誤。需要花費(fèi)人力和時(shí)間，在整個(gè)設(shè)計(jì)和驗(yàn)證階段中持續(xù)和反復(fù)來(lái)解決每個(gè)錯(cuò)誤。日月光已經(jīng)簡(jiǎn)化多個(gè) EDA 供貨商之間的兼容性，以簡(jiǎn)化圖面設(shè)計(jì)和驗(yàn)證過(guò)程，縮短 50% 的周期時(shí)間。
2、高密度中介層 (先進(jìn)晶圓多重布線(xiàn) RDL 與硅中介層 Si interposer) 自動(dòng)繞線(xiàn)
在先進(jìn)晶圓級(jí) RDL/Si 中介層設(shè)計(jì)圖面階段加入自動(dòng)繞線(xiàn)和嵌入式設(shè)計(jì)規(guī)則查驗(yàn)，許多工作可以自動(dòng)化進(jìn)行，進(jìn)而使周期時(shí)間縮短 50%。隨著設(shè)計(jì)過(guò)程擴(kuò)展到硅和基板之外，需要運(yùn)用新方法來(lái)增強(qiáng)設(shè)計(jì)效能與電性性能，才能在晶圓級(jí) RDL 或 Si 中介層中成功設(shè)計(jì)信號(hào)與電源系統(tǒng)布局。
日月光整合設(shè)計(jì)生態(tài)系統(tǒng)非常適合優(yōu)化 VIPackTM 結(jié)構(gòu)設(shè)計(jì)，針對(duì)人工智能和機(jī)器學(xué)習(xí)、高性能運(yùn)算、5G 通信網(wǎng)路、自動(dòng)化駕駛和消費(fèi)性等電子產(chǎn)品的。
日月光研發(fā)副總洪志斌表示，日月光的整合設(shè)計(jì)生態(tài)系統(tǒng)的推出，提升封裝設(shè)計(jì)效率，更證明日月光致力于提供客戶(hù)所需的性能、成本和上市時(shí)間優(yōu)勢(shì)，以保持競(jìng)爭(zhēng)力。而且，日月光在 2.5D 耕耘近十年，隨著封裝復(fù)雜度不斷上升，整合設(shè)計(jì)生態(tài)系統(tǒng)的新設(shè)計(jì)方法讓日月光在同業(yè)中更獨(dú)具匠心。日月光整合設(shè)計(jì)生態(tài)系統(tǒng)（IDE）支持 VIPackTM，是一個(gè)與產(chǎn)業(yè)路線(xiàn)圖維持一致且不斷擴(kuò)展中的平臺(tái)。整合設(shè)計(jì)生態(tài)系統(tǒng)的封裝設(shè)計(jì)套件 (IDE PDK) 在簽訂保密協(xié)議 (NDA) 下，已經(jīng)可以提供相關(guān)服務(wù)。
文章來(lái)源：中時(shí)新聞網(wǎng)
原文始發(fā)于微信公眾號(hào)（艾邦半導(dǎo)體網(wǎng)）：日月光先進(jìn)封裝新系統(tǒng)最高縮短50%封裝設(shè)計(jì)效率周期